1.半導體製造過程產生的實體錯誤直接的結果就是低良率，打掉變石頭或降級販賣兩種選擇。
2.半導體製造過程產生的實體錯誤無法透過任何校正機制或是冗餘設計機制提昇良率。
3.校正或是冗餘設計機制只能修正部份半導體製造發生的少部份變異，而這些變異都在半導體廠的出廠規範都算是正常產品。
4.re-route這個字眼我們很少用在[已經製造出的實體產品]，因為實體產品線路根本無法re-route，可程式化邏輯閘相關IC產品才可以re-route。
5.任何漏電的就是實體錯誤，不管是不是ESD，打掉變石頭或IC改版光罩重出(錢，很多錢)。
6.SRAM有問題一樣是實體錯誤，打掉變石頭或IC改版光罩重出(錢，很多錢)。

再強調一次，沒有可能或是也許，要達到99%以上良率，半導體製造要確確實實每個步驟都幾近完美無缺才會達到。

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底下是針對這個討論串的主題提出的一些個人想法.....
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中芯的製程從0.18u/0.13u/0.11u/0.15u...一直到55n/40n/28n，
他們家的新製程跟IC設計公司合作開發我都參與過了.....產品量產也早就數不清，

想表達的是....他們家的製程還堪用可用，只是有些小問題。
然後這些小問題無法透過正常的模擬手法去顯現出來，就設計端必須要很小心規劃就是了。
說明白一點就是不穩定。

那中芯會不會倒???，我個人認為短期內不會，我說的短期內是也許10年內不會倒。
因為我們知道現在很多產品都需要半導體成品，但是不是每個產品都需要先進製程去製造，
提供中國境內自足就已經可以維持中芯本身的正常營運。

那再過10年後呢??，如果中芯還拿不到ASML的曝光機怎麼辦???
去問GG張吧~~~~intel在10nm卡那麼久還不是活得好好的....只是錢少賺一點而已....

自媒體的超級正能量宣傳-每天都會出片宣傳中芯！！！

中芯国际产能爆发，张忠谋往日言论变笑话，台积电处境尴尬-7/23
https://youtu.be/8G-d5oNY2uI

就在刚刚，国产7nm湿法工艺设备交付，特供中芯国际和华为，预计下月全面量产！-7/23
https://youtu.be/9wTcrjs9bLg

中国芯进黄金时期，芯片战或提前打响，台积电一夜蒸发2300亿，美国已は力阻拦！-7/23
https://youtu.be/y5vLf20V_VE

中芯国际留住梁孟松，中国芯片的崛起有希望了-7/23
https://youtu.be/sZHAO2Zh6ws

2. 你應該重新確認一下車用和醫療級以上這種在先進製程怎麼做, 一般作法撐不到10年以上的使用規格
4. eFuse? 自檢測後replace電路? 3/2機制?
5. 你確定? 我們公司前幾次才有testing pad後來抓了三四個月以後, 半導體廠建議實體線路接地解決....
6. 我無言了.....

你講的1,2都跟出廠良率關係不大，當機測到有問題怎麼還會允許出貨。
簡單來說，原本設計的兩套電路，其中一套為備援，因為實體線路損壞其中一套，也只剩下一套，備援呢???
你講的5，從來沒有遇過非預期漏電還可以出貨的，你怎麼不說你們家電路設計有問題。
你想把問題導向備援機制，卻不談實體線路損壞對良率的影響。
造成實體線路損壞的原因很多，主要訊號線路一斷，想救都沒得救。

我已經說過了，記憶體相關設計(如DRAM,SRAM,Flash)確實會加入"冗餘設計"，但是一樣啦，主要訊號線路一斷，想救都沒得救。如果你們家的設計，連記憶體都有兩套設計，成本要搞這樣大我沒意見，但是你要搞清楚搞兩套設計的目的是什麼，是備援，不是良率。

1. 當初是做沒人做過的新製程, 我們設計有備援以外, 還有良率suffer的備援, 你考慮過的不會沒人考慮, 上億台幣變石頭你應該是開玩笑的吧...
2. 我們說的5是半導體廠到封裝之間的問題, 而不是我們家的問題, 這種打壞一半又可以正常工作的, 不是那麼不常見
3. 良率實際上是設計的時候就決定一半左右, 如果以為設計的東西和實際上產出的東西一樣, 應該是大學生才會幹的事情..... 現實世界很複雜

記憶體需不需要備援? 備援要到一倍?? 就當你是開玩笑好了....良率備援不需要一倍那麼多

你真的是做設計的?

"良率實際上是設計的時候就決定一半左右, 如果以為設計的東西和實際上產出的東西一樣, 應該是大學生才會幹的事情..... "，
這是什麼鬼話~~~
你知不知道在台灣的大學生只要有修半導體相關課程，就可以到CIC(現在叫TSRI)下晶片不用錢，
用台積電製程跑過相關設計流程，IC回來就會動，而且每顆都會動......是的.....台積就是這麼厲害。

從一開始我跳進這個討論串就已經講明，"設計冗餘"通常是用在記憶體之類的產品(如DRAM,SRAM,Flash)....
我一直認為這是大家都知道的基本知識(所謂的大家是指同為IC設計領域)，
為什是說"通常"，因為有時也可以不用加"冗餘設計" 就達到近99%的良率，台積電製程就可以。

還有為什麼我要那麼強調"主要訊號線路一斷"，什麼叫做"主要線路"?
記憶體控制器就是主要線路，記憶體自我測試電路就是"主要線路"。
你的"冗餘設計"在記憶體控制器跟記憶體自我測試電路已經損壞的情況下不會有作用。
那怎麼辨??為了良率不計成本就直接擺兩套設計就好了，為了試新製程成本要搞這樣大我接受。

在這行做久了，對於出包的唯一的認知是，"事出必有因"，
ESD漏電的原因，在我看來這個問題很嚴重，
因為代表這個設計存在很嚴重的缺陷，而這個設計缺陷卻被其它手法掩蓋掉了。
而在跟台積合作的過程中，這種掩蓋設計缺陷絕不可能發生。

我不需要跟你證明我有沒有做過設計，這個不是我當初跳進這個討論串的本意，

我想說明的是什麼叫做製程完美無缺，想跟大家說明的是台積電有多厲害。
所以在貼文過程中我也儘量用台灣人熟知的語法而不用英文專有名詞敘述，

因為台積電製程的厲害不是某人講的"文青治國以後的文宣"，而是他就是這麼厲害。
因為台積電製程的厲害也不需要我來證明，因為全世界都已經證明了他很厲害。

最後，在台灣半導體業界，幾乎沒有人用"良品率".....

夜深人靜，思考會比較穩定一些~~~如有冒犯還望見諒。

實際上，我個人贊同在新製程的過程中你們處理設計的備援方式, 及對於良率的一些考量。
你們的做法我有些也同樣幹過，但是整顆IC再加上許多備援方案，
很難想像你們到加上多少額外的東西去補救良率的損失，甚至這些做法能有多少效益??

缺陷出現的機率基本上會跟面積強相關，包含類比區塊，數位核心區塊與許多的SRAM區塊，誰大誰倒楣。
一般來說，以我們的經驗，從測試廠回報的測試結果顯示出現良率損失最多的區塊都落在最大的區域即數位核心區，
其它的區塊基本上是程現平均分布。

如果今天是SRAM區塊有問題，因為它密度高速度快，受到製程影響相對也大，
而要是測試廠回報的SRAM區塊重新映射的顆數太多，我會認為這個SRAM的設計有問題。
這次映射成功，可能過了3個月它又壞了。

中芯梁孟松認了：晶片不存在彎道超車

暫時不超車了

彎道超車是大外宣、小粉紅說的
不只半導體
他們什麼行業領域都要說彎道超車

梁自己應該沒有說過
其他領域真正在做事的人
也不會說什麼「彎道超車」 :unbelief:

什麼梁孟松「認了」
只是媒體故意激化對立的作法

不巧，小弟在後段的IC測試廠，以前測一般的IC(如電視用的IC)，只要求測試製程中的ESD低於200V以下就好。今年接了車規的單子，結果他們也是有要求ESD的，但其標準是最高等級的，至少要小於50V以下。
聽說該IC是用疊晶製程，請問其設計是否對ESD漏電就存在很嚴重的缺陷嗎？