引用:
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作者hendry2002
input wire clk, // System clock
input wire rst_n, // Active low reset
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input wire rxd, // CAN bus receive input
output reg txd, // CAN bus transmit output
...
input wire [7:0] host_addr, // Address bus
input wire [31:0] host_data_in, // Data input bus
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先說明一下, 沒有想要介入你們的討論. 單純無聊看一下 (AI?) 寫的 Verilog
can bus 是 differential serial signal, 所以這顆 ic 有 can hight 和 can low 及 cs 和 rst
蠻特別的是 can 是 serial signal, 常見對接的 device (host?) 我看的大多也都是 serial
但你們是 parallel signal 用 32bit data, 這好少見, 你們是接什麼?
